Schulungsinhalte
In dieser Schulung lernen Sie, wie Sie Questa Core effektiv zur Verifikation von VHDL-, Verilog- SystemVerilog- und gemischten HDL-Designs einsetzen.
Wir zeigen, wie Questa Core verhaltensbasierte HDL-Simulationen unterstützt und geben Ihnen einen Überblick über grundlegende Konzepte des digitalen Design-Flows. Darüber hinaus bekommen Sie eine Einführung in die Verwendung der Visualizer-Debug-Umgebung zur Analyse und Fehlersuche der Simulationsergebnisse aus Questa.
Während dieses Kurses vermitteln umfangreiche Laborübungen praktische Erfahrung im Umgang mit Questa Core und der Visualizer-Debug-Umgebung.
- Aufrufen des Programms Questa Core
- Vorbereiten von VHDL- und Verilog-Daten für die Verwendung mit Questa Core
- Erstellen und Verwenden von Design-Bibliotheken
- Verwenden von Questa-Core-Befehlen zur Durchführung einer Simulation
- Aufrufen der Visualizer-Debug-Umgebung
- Verwendung von Questa Core für Batch-Simulationen
- Arbeiten mit der grafischen Benutzeroberfläche von Visualizer
- Erstellen eines Questa-Core-Projekts
- Simulation von VHDL- oder Verilog-Designs
- Simulation gemischter VHDL- / Verilog-Designs
Hands-on-Labs
- Aufrufen und Verwenden grundlegender Simulationsbefehle
- Erstellen von Design-Dateien und Waveform-Datenbankdateien für Visualizer
- Aufrufen der Visualizer-Debug-Umgebung
- Debuggen von Simulationsergebnissen aus Questa Core mit Visualizer
- Erstellen von Datenbibliotheken und Simulation von VHDL- und Verilog-Designs
- Erkennen von Verilog-Hazards
- Erstellen eines VHDL-Projekts
- Erkennen und Beheben eines Fehlers in einem VHDL-Design
- Erstellen und Simulieren eines gemischten VHDL- / Verilog-Designs
Wir bieten diese Schulung auf Deutsch und Englisch an.
Voraussetzungen
Sie benötigen Grundkenntnisse in VHDL oder Verilog und sollten grundlegend mit Konzepten des digitalen Designs vertraut sein.
Ziele
Nach dieser Schulung sind Anwender, die neu in der Nutzung von Questa SIM für die HDL-Simulation sind, in der Lage, Questa Core effektiv zur Verifikation von VHDL-, Verilog-, System-Verilog- und gemischten HDL-Designs einzusetzen.
