Schulungsinhalte
In dieser Schulung lernen Sie, wie Sie die umfangreichen Funktionen von Questa Core gezielt nutzen, um digitale HDL-Designs effektiv und effizient zu simulieren.
Darüber hinaus lernen Sie, Simulationsergebnisse mit der Visualizer-Debug-Umgebung zu analysieren und zu debuggen. Durch den Einsatz verschiedener Funktionen und Techniken von Questa Core und Visualizer zeigen wir, wie Sie leistungsfähigere Testbenches, zuverlässigere Device-under-Test-Modelle sowie ein höheres Maß an Sicherheit hinsichtlich Gründlichkeit und Vollständigkeit der Simulation erzielen.
- Verwenden fortgeschrittener Debugging-Konzepte und -Methoden
- Nutzen der Visualizer-Funktionen zur Unterstützung des Debuggings
- Bestimmen der „Code Coverage“ des Designs für Verifikationsszenarien
- Erstellen von Code-Coverage-Berichten
- Zusammenführen von Code-Coverage-Daten aus mehreren Simulationen (regulär, Coverstore, adaptiv, Block-to-Top und parallele Zusammenführung)
- Durchführen von Simulationen im Post- und Live-Simulationsmodus
- Arbeiten mit Elab, PDU und Checkpoint-Wiederherstellung
- Verwenden des Visualizer-Profilers zur Identifizierung von Engpässen im Code
- Verwenden von xprop zur Steuerung der x-Propagation
Erkennen von Simulations-Races - Einsatz von Questa zur Simulation von VHDL-, Verilog- und SystemVerilog-Designs
- Analysieren und Optimieren der Design- und Endproduktleistung von der hochabstrakten Designbeschreibung bis hin zur Gate-Level-Implementierung
Wir bieten diese Schulung auf Deutsch und Englisch an.
Voraussetzungen
Sie benötigen Kenntnisse in VHDL oder Verilog. Außerdem benötigen Sie grundlegendes Know-how in Questa Core / Visualizer oder sollten vor diesem Kurs die Basis-Schulung „Questa Core HDL Simulation“ absolviert haben.
Ziele
In dieser Schulung lernen Sie, wie Sie die umfangreichen Funktionen von Questa Core gezielt nutzen, um digitale HDL-Designs effektiv und effizient zu simulieren.
