Schulungsinhalte
Der Kurs richtet sich an Anwender:innen, die lernen möchten, wie sie die Verifikation komplexer FPGA-Designs, deren Umfang und Performance stark zugenommen haben, effizienter gestalten können.
In dieser Schulung lernen Sie, die umfangreichen Werkzeuge von SystemVerilog zu nutzen, um flexible und wiederverwendbare Testbench-Komponenten zu erstellen. Sie erfahren außerdem, wie Sie Methodiken wie Assertion-Based Verification, Constrained Randomization und Functional Coverage anwenden, um den Nachweis der Verifikation aller Funktionen zu erbringen.
- Motivation
- Einführung in SystemVerilog
- SystemVerilog Assertions
- Constrained Randomization
- Functional Coverage
Wir bieten diese Schulung auf Deutsch und Englisch an.
Voraussetzungen
Sie sollten bereits Erfahrung mit VHDL oder Verilog für Design und Verifikation haben.
Ziele
Nach dieser Schulung verfügen Sie über grundlegende Kenntnisse der SystemVerilog-Sprache und des OOP-Konzepts, um automatisierte Testbenches zu entwerfen und zu konzipieren. Sie sind außerdem in der Lage, Methodiken anzuwenden, um den Nachweis der Verifikation aller Funktionen zu erbringen.
