Schulungsinhalte
Der Kurs richtet sich an Verifikationsingenieurinnen und -ingenieure ohne UVM Vorwissen, die in die Nutzung von UVM Testbenches einsteigen möchten.
Das UVM ist eine sehr umfangreiche SystemVerilog-Bibliothek, die Basisklassen für Testbench-Komponenten zur Verfügung stellt. Die manuelle Erstellung einer UVM Testbench erfordert ein tiefes Verständnis für die UVM-Komponenten und die Infrastruktur, die dadurch zur Verfügung steht. Um einen Einstieg in diese Methodik zu erleichtern, gibt es das UVM Framework, mit der eine UVM Testbench, basierend auf Informationen über das DUT, generiert wird. Diese Testbench muss dann an einigen Stellen, dort wo die Daten protokollabhängig sind, durch Anwendercode ergänzt werden, ist aber ansonsten sofort compile-fähig.
Ziel der Schulung ist es, Anwenderinnen und Anwendern ohne tiefes Wissen über das UVM eine Möglichkeit zu bieten, innerhalb weniger Stunden eine voll lauffähige UVM Testbench zu erstellen. Der generierte Code ist frei nutzbar und ermöglicht es Ihnen, durch learning-by-doing das UVM-Wissen selbst aufzubauen. Das UVM Framework ist Open Source lizensiert und wird mit jeder Siemens EDA Questa Installation mitgeliefert, oder kann auch über verificationacademy.com in der aktuellen Version heruntergeladen werden.
Dieser Grundkurs ist bewusst nicht als UVM-Schulung gedacht, sondern lediglich als Einstieg in die Nutzung des UVM Frameworks. Sie lernen, wie Sie mit dem Siemens EDA UVM Framework (UVMF) schnell eine UVM Testbench erstellen. Außerdem erhalten Sie eine Einführung in die wichtigsten UVM Bausteine sowie das UVM Framework, um eine sofort simulierbare Testbench zu erstellen, die Sie mit anwendungsspezifischem Code an Ihren Usecase anpassen können. Zudem stellen wir Ihnen die UVM Framework Verifikationsbausteine und das YAML API vor.
- Einführung
- UVM Grundlagen
- UVM Framework
- UVMF Basisklassen
- Einführung in die UVMF API
- Praktisches Beispiel: Erstellung einer UVM Testbench
- Zusammenfassung
Wir bieten diese Schulung auf Deutsch und Englisch an.
Voraussetzungen
Grundkenntnisse von SystemVerilog und OOP (objektorientierte Programmierung) sind von Vorteil.
Ziele
Nach dieser Schulung sind Sie in der Lage, die gängigen Ansätze und Methodiken der Verifikation zu verstehen, die Grundlagen und Prinzipien von UVM anzuwenden und die Bibliothekskomponenten, Struktur sowie die API des UVM Frameworks zu nutzen.
