Maximale Sicherheit &
Performance für
FPGA- / ASIC-Designs
Moderne FPGA- und ASIC-Designs setzen zunehmend auf Multi-Clock-Architekturen, um höchste Leistung bei minimalem Energieverbrauch zu erzielen.
Doch das Crossing von Taktdomänen birgt erhebliche Risiken: Asynchrone Signale können Metastabilität verursachen, die zu schwer auffindbaren Fehlern im Silizium führt.
Questa CDC Verification von Siemens ist die branchenführende Lösung zur automatisierten Verifikation von Clock Domain Crossings (CDC). Die Software erkennt systematisch potenzielle Fehlerquellen, reduziert Verifikationsaufwände und minimiert das Risiko von „Silicon Bugs“, die erst spät in der Produktion oder nach dem Produktlaunch auffallen.
Systematische Erkennung
von Fehlerquellen.
Reduktion der
Verifikations-Aufwände.
Minimierung des Risikos
von Silicon Bugs.
Was kann Questa CDC?
Automatisierte CDC-Fehlererkennung
- Strukturanalyse zur Identifikation von Taktdomänen, Synchronisierern und Low-Power-Strukturen via Unified Power Format (UPF)
- Automatische Generierung von Assertions für Protokollverifikation und Metastabilitätsmodellen
- Direkte Integration mit Questa Simulation zur Sicherstellung der CDC-Korrektheit
Leistungsstarke Analyse für extrem große Designs
- Hierarchische, formal-basierte Analyse für hohe Präzision bei minimalem „Noise“
- Unterstützung für Xilinx- und Intel-FPGA-Libraries
- Verarbeitung von extrem großen Designs durch skalierbare Algorithmen
Maximale Automatisierung & Benutzerfreundlichkeit
- Automatische Identifikation von Clock-Signalen und Clock-Verteilungsstrategien
- Automatisierte Korrekturempfehlungen für fehlerhafte CDC-Strukturen
- Integration von Synthesis Design Constraints (SDC) und TCL-Skripting für anpassbare Verifikationsworkflows
Nutzen Sie die Vorteile von Questa CDC
Präzise CDC-Verifikation ohne False Positives
Questa CDC minimiert unnötige Warnmeldungen und fokussiert sich auf tatsächliche Designprobleme.
Kürzere Verifikationszeiten, geringerer Aufwand
Automatische Fehleranalyse und Optimierung reduzieren Iterationszyklen und beschleunigen den Entwicklungsprozess.
Nahtlose Integration in bestehende FPGA-Design- & Verifikationsumgebungen
Questa CDC bietet direkte Unterstützung für Questa Simulation, UPF 2.0/2.1, SDC-Constraints und Verifikationsmanagement.
Höchste Sicherheit für Ihre FPGA- & ASIC-Entwicklung
Design-Fehler können frühzeitig entdeckt werden. Das verhindert, dass diese ansonsten hohe Kosten verursachen und den Produktstart gefährden.
Erfahren Sie mehr über Questa CDC
Lassen Sie sich von uns beraten
Nutzen Sie die leistungsstärkste Lösung für Clock Domain Crossing Verifikation und minimieren Sie das Risiko kostspieliger Designfehler. Lassen Sie sich von unseren Experten beraten.
