Mehr Zuverlässigkeit & Effizienz
Ihrer FPGA/ASIC-Designs durch
optimierte Verifikationsprozesse
In der Entwicklung von ASICs und FPGAs ist die Sicherstellung der funktionalen Korrektheit von entscheidender Bedeutung. Durch die Verwendung formaler Methoden können bestimmte Arten von Designfehlern, die in herkömmlichen Simulationen schwer zu finden sind, systematisch identifiziert und eliminiert werden.
Dies umfasst die Überprüfung von Eigenschaften wie Deadlock-Freiheit, Zustandsreichweite und funktionaler Korrektheit ohne die Notwendigkeit umfangreicher Testbenches.
Questa Formal Solutions von Siemens bietet hierfür eine leistungsstarke Suite von Verifikationstools, die formale Methoden nutzen, um Designfehler frühzeitig und präzise zu identifizieren.
Die Suite umfasst benutzerfreundliche, automatisierte formale Anwendungen, die darauf abzielen, spezifische Verifikationsaufgaben effizient zu bewältigen. Durch die nahtlose Integration in bestehende Verifikationsumgebungen steigert Questa Formal Solutions die Produktivität und verbessert die Qualität der funktionalen Verifikation.
Questa Lint
Questa CDC
Questa RDC
Questa Inspect
Questa Verify Property
Questa Equivalent FPGA
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