Maximale Zuverlässigkeit
bei der Verifikation von
Reset Domain Crossings
Die zunehmende Komplexität von FPGA-Designs stellt Ingenieure vor neue Herausforderungen – insbesondere bei der Analyse von Reset Domain Crossings (RDCs). Diese können, ähnlich wie Clock Domain Crossings (CDCs), zu unvorhersehbaren Fehlern in der Chip-Funktionalität führen. Mit Questa RDC erhalten Sie eine leistungsstarke, automatisierte Lösung zur exakten Analyse und Absicherung Ihrer Reset-Domänen.
Questa RDC ist eine spezialisierte Softwarelösung, die formalbasierte Methoden verwendet, um Reset Domain Crossing-Probleme in FPGA- und ASIC-Designs statisch und umfassend zu identifizieren. Durch die Verwendung modernster Verifikationsalgorithmen ermöglicht Questa RDC eine präzise und tiefgehende Analyse von RDCs – ganz ohne Testbench.
Während traditionelle Simulationsmethoden RDC-Probleme nicht erfassen können, analysiert Questa RDC Ihr Design direkt auf struktureller, funktionaler und formaler Ebene. Das bedeutet für Sie: weniger Fehler, geringere Risiken und eine schnellere Markteinführung.
Weniger Fehler.
Geringere Risiken.
Schnellere Markteinführung.
Was kann Questa RDC?
Automatisierte RDC-Analyse
- Nutzt formale Methoden für eine erschöpfende RDC-Verifikation
- Erkennt automatisch Reset-Domänen, Reset-Synchronisationsstrukturen und Clock-Domänen
- Berücksichtigt Leistungsoptimierungen via Unified Power Format (UPF)
Einfaches Setup &
schnelle Inbetriebnahme
- Direkte Wiederverwendung bestehender Questa CDC Setups, Constraints und Waiver
- Integrierte Unterstützung für SDC-Dateien, Liberty-Modelle und UPF-Spezifikationen
Hohe Benutzerfreundlichkeit
für Einsteiger & Experten
- Automatische Identifikation von RDC-Pfaden und Synchronisationsstrukturen
- Unterstützung für mehr als 20 Synchronisationsstile
- Erstellen benutzerdefinierter Synchronisatoren für proprietäre Synchronisationstechniken
Hochpräzise Ergebnisse
mit minimalem Rauschen
- Reduzierung von falsch-positiven Fehlermeldungen durch intelligente Analyseverfahren
- Optimale Skalierbarkeit für Designs mit Milliarden Gattern
Leistungsfähige
Debugging-Tools
- Intuitive GUI mit schematischer und Waveform-Darstellung
- Vollständige Integration mit Questa Verification Manager für automatische Testpläne und Berichte
- TCL-API für benutzerdefinierte Berichterstellung und gezielte Analysen
Nutzen Sie die Vorteile von Questa RDC
Höhere Design-Sicherheit und Fehlerprävention
RDCs können zu Metastabilitätsproblemen, Datenverlusten oder unerwarteten Signalzuständen führen. Questa RDC verhindert diese Fehler durch eine vollständig automatisierte und formale Verifikation, die alle möglichen RDC-Probleme erkennt und absichert.
Reduzierung von Entwicklungszeit
und -kosten
Durch die nahtlose Integration in bestehende Verifikationsumgebungen sparen Sie wertvolle Entwicklungszeit. Die schnelle Analyse und geringe Fehlermeldungsrate ermöglichen eine effiziente Fehlerbehebung ohne unnötige Iterationen.
Nahtlose Integration mit der Enterprise Verification Platform
Questa RDC ist Teil der Siemens Enterprise Verification Platform und lässt sich problemlos mit Questa CDC, Veloce Emulation und anderen Siemens EDA-Lösungen kombinieren. Damit erhalten Sie eine ganzheitliche Verifikationsstrategie, die sowohl Clock Domain als auch Reset Domain Crossings zuverlässig abdeckt.
Erfahren Sie mehr zu Questa RDC
Lassen Sie sich beraten
Minimieren Sie das Risiko unvorhersehbarer Designfehler und sorgen Sie für eine fehlerfreie Produktion Ihrer FPGA- und ASIC-Designs. In einem gemeinsamen Gespräch finden unseren Experten mit Ihnen die beste Lösung für Ihr spezifisches Projekt.
